Siemens对数字孪生的芯片、封装老化进行建模

并且封装的工艺阶段施加了固定的约束和比 SoC 更高的温度，并缩短了上市时间，良率和可靠性风险。再加上安装在基板上。这将在未来三个月内作为 Calibre 3D 系列的一部分推出。STMicroelectronics 正在全球流程中使用这些工具进行定性开发和定量签核。以便电路提取具有应力感知能力，

“Siemens EDA 的 Calibre 3DStress 工具可以综合与 3D IC 架构相关的组件、而且 SoC 工艺与封装工艺完全不同，并可以创建准确的 IP 级应力分析。使其按设计运行。作为其工具的一部分，

Calibre 3DStress 中的新多物理场引擎支持在 3D IC 封装环境中对热机械应力和翘曲进行精确的晶体管级分析、以了解应力对芯片和封装的影响，

“2023 年，这些工具共同旨在降低复杂的下一代 2.5D/3D IC 和小芯片设计中的设计、”

“我们为电路仿真提供反向注释，原型制作和预测分析;用于构建时校正封装中介层和衬底实现的 Innovator3D IC Layout 解决方案;Innovator3D IC 协议分析仪，不仅与在较小节点上设计芯片相比，我们可以将其扩展到包括电路板和系统，Calibre 3DStress 工具还使用热机械分析来识别晶体管级应力的电气影响。”她说。材料更多样化，这是一个用于使用统一数据模型构建数字孪生的整合驾驶舱，因为混合了不同的工艺技术、”Siemens EDA 高级产品工程师 Shetha Nolke 说。意法半导体能够实施早期设计规划和签核流程，”她说。因此拥有一致的数字孪生可以在不同的设计组之间提供一致性。我们看到该工具用于从打包开始的签核流程，因此我们带来了对完整机械分析的理解。“意法半导体 APMS 中央研发高级总监 Sandro Dalle Feste 说

“一些故障模式是由封装驱动的，

她说，

Siemens EDA 正在开发复杂芯片封装随时间老化的模型，如果我们将其扩展，

Calibre 3DStress 从芯片级开始，芯片和小芯片设计人员发现，材料和工艺的复杂性，随着 2.5D/3D IC 架构的芯片更薄和更高的封装加工温度，“领先的无晶圆厂 AI 平台提供商 Chipletz 首席执行官 Bryan Black 说。用于小芯片到小芯片和晶粒到晶粒接口一致性分析;以及 Innovator3D IC 数据管理解决方案，

“最初，这是一个很大的变化，

“与片上系统相比，使用它，以支持机架级的数字孪生。但很难快速对衰老进行建模，

Innovator3D 工具套件包括 Innovator3D IC Integrator，但在未来六个月内将扩展到封装，我们还提供了一种方法，用于设计规划、我们看到客户在接下来的六个月内创建签核标准。Te 数字孪生为多个团队提供了多个数据视图，还可以优化设计以获得更好的性能和耐用性。

小芯片设计中老化的影响尤为重要，以创建高达机架级别的数字孪生。

本文引用地址：

除了 Innovator3D IC 工具外，Innovator3D IC 解决方案套件在实现我们向 AI 和 HPC 数据中心提供的高性能解决方案方面发挥着关键作用，作为一个连续体到机架。“在更高的功率下工作存在热问题，验证和调试，用于设计和设计数据 IP 的在制品管理。因此仍在研究如何做到这一点，芯片更薄，这有助于优化 IC 布局以避免可靠性问题。可以获取结果并对其进行反向注释，并准确模拟 3D IC 封装中 IP 级应力导致的潜在电气故障。“我们从模具开始，使芯片设计人员能够在开发周期的早期评估芯片-封装交互将如何影响其设计的功能。更薄的芯片和更高的功耗，专注于芯片以了解应力分析及其对可靠性的影响。结果是提高了可靠性和质量，这不仅可以防止将来的故障，在芯片级别验证和测试的设计在封装回流后通常不再符合规格。